ケイデンス、TSMCと協業し5nm FinFET技術革新を加速、次世代SoC製品の設計が可能に

ケイデンスのデジタル設計、サインオフ検証およびカスタム/アナログ設計ツールが最新のDRM、SPICE認証を取得、ケイデンスIPがTSMCの5nmプロセステクノロジーで利用可能となりモバイル、HPC、5G、AIアプリケーション設計を促進

ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、4月22日（米国現地時間）、TSMC 5nm FinFETプロセステクノロジー上で開発されるモバイル、ハイパフォーマンスコンピューティング(HPC)、5G、AI アプリケーション向け次世代システムオンチップ(SoC) 顧客デザイン製品の実現に向け、TSMCと協業したことを発表しました。

協業の一環として、ケイデンスのデジタル設計、サインオフ検証、およびカスタム/アナログ設計ツールが、Design Rule Manual (DRM) およびSPICE v1.0認証を取得し、ケイデンスのIP がTSMC 5nm プロセスで利用可能となりました。また、ツール、フロー、メソドロジーを特長とするプロセスデザインキット(PDK) も従来のオンプレミス環境およびクラウドベース環境双方にて利用可能になりました。既に複数のお客様が、ケイデンスのツール、フロー、IPを使用してTSMC の5nmプロセステクノロジー上で実製品設計のテープアウトを完了しています。

ケイデンスの先端ノード向けデジタル設計フルフローおよびサインオフソリューションの詳細については、www.cadence.com/go/tsmc5nmds をご参照ください。
ケイデンスの先端ノード向けカスタム/ アナログ設計ソリューションの詳細については、
www.cadence.com/go/tsmc5nmca をご参照ください。
ケイデンスIP の詳細については、www.cadence.com/go/tsmc5nmip をご参照ください。

5nm デジタル設計、サインオフ検証ツールの認証

ケイデンスは、EUV リソグラフィによって製造プロセスが簡素化され、業界をリードするTSMC の5nmプロセス上で認証された、完全統合デジタルインプリメンテーションおよびサインオフツールフローを提供しました。ケイデンスのフルフローには、Innovus™ Implementation System、Liberate™ Characterization Portfolio、Quantus™ Extraction Solution、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Pegasus™ Verification Systemが含まれます。

TSMC 5nmプロセステクノロジー向けに最適化されたケイデンスのデジタル設計およびサインオフツールは、クリティカルなプロセス層におけるEUV対応、および関連する新たなデザインルールに対応し、設計の繰り返しを削減するとともにPPA (Power, Performance, and Area) の改善を実現可能にします。5nm プロセスに向けた最新拡張機能には、Genus™ Synthesis Solution によるビアピラーを予測し考慮する論理合成、セルのエレクトロマイグレーション(EM) 処理に向けたピンアクセス制御配線手法をサポートするInnovus Implementation SystemおよびTempus ECO、およびVoltus™ IC Power Integrity Solutionによる静的なEM割り当て対応などが含まれます。また、新しく認証されたPegasus Verification System はDRC、LVS、メタルフィルをはじめ、TSMCのあらゆるレイアウト検証フローを実行するための5nm ルールデッキをサポートします。

5nm カスタム/アナログ設計ツールの認証

業界をリードするTSMC の5nm プロセステクノロジー上で認証されたケイデンスのカスタム/アナログ設計ツールには、Spectre® Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator(XPS)、Spectre RF Option、Spectre Circuit Simulator、Voltus-Fi Custom Power Integrity Solution、Pegasus Verification System、およびVirtuoso Layout Suite EXL、Virtuoso Schematic Editor、Virtuoso ADE Product Suite で構成されるVirtuoso® custom IC 設計プラットフォームが含まれます。

VirtuosoのR&Dチームは、最新のVirtuoso設計プラットフォーム上に構築された最先端のカスタム設計メソドロジーを使用して5nmのミックスシグナルIP を開発するCadence のIP Groupと緊密な協業を続けています。5nmプロセスを含め、TSMCの先端ノードプロセス向けにVirtuoso Advanced-NodeおよびMethodology Platform (ICADVM 18.1) によって提供される設計手法と機能を継続的に向上することにより、お客様は従来のnon-structuredな設計手法と比較してカスタムフィジカル設計のスループットを向上することができます。

この新しいVirtuoso Advanced-NodeおよびMethodology Platform (ICADVM 18.1) が提供する手法には、高速化されたカスタムRow-Based 配置配線手法をはじめとする5nmデザインの開発に必要な機能が含まれ、お客様は生産性を向上し、複雑なデザインルールを取り扱うことが可能になります。また、ケイデンスは積層ゲート対応、ユニバーサルポリグリッドスナッピング、エリアベースルールの対応、非対称のマスクカラー対応、電圧依存ルール対応、アナログセル対応、そしてTSMCの5nmテクノロジー製品の一環として提供される各種新デバイス、デザイン制約対応をはじめ、5nmプロセスに対応する新機能を導入しました。

5nm向けIPの開発

ケイデンスは、HPC、マシンラーニング(ML)、5G基地局の要件を満たすハイパフォーマンスメモリーサブシステム、超高速SerDes および高速アナログIP を含め、TSMCの5nm プロセスに対応する、先端ノード向けの先進IPポートフォリオを開発しています。ケイデンスおよびTSMCはTSMC の5nm設計インフラをリリースすることにより、進化するアプリケーション分野の最新IP要件に対処し、次世代SoC開発を可能にすることで積極的にお客様をサポートしています。

TSMC社コメント
Suk Lee 氏（Senior director, Design Infrastructure Managing Division）：
「TSMCの5nm プロセスは、業界における最先端のテクノロジをお客様に提供し、AIや5Gによってますます高まるコンピューティングパワーに対する要求に対応します。TSMCがケイデンスと緊密に協業することにより、お客様は自社製品の差別化することができ、TSMCの最新技術を使用してデザインを迅速に市場に投入することが可能となります」

ケイデンスコメント
Chin-Chi Teng（Senior vice president and general manager of the Digital & Signoff Group）：
「ケイデンスは、お客様の先端ノード向けデザインの開発に向けて最新ツールおよびIPを提供することにより、5nm FinFETの導入を促進するべく、TSMC との協業の範囲を広げてきました。R&Dチームは、ケイデンスのデジタル設計およびサインオフ、カスタム/アナログ設計ツールおよびIP を100%自信を持って使っていただけるように、新機能の開発やパフォーマンス向上に重点を置いて取り組んでいます。お客様は初回でシリコンの製造に成功し、積極的なスケジュールに合わせて最終製品を市場に投入することが可能になります」

・日本ケイデンス・デザイン・システムズ社
　www.cadence.co.jp