MathWorks、Universal Verification Methodology（UVM）のサポートによってFPGAおよびASICの検証を高速化

HDL VerifierでSimulinkからUVMコンポーネントとテストベンチを自動的に生成

MathWorks は本日、HDL VerifierでのUniversal Verification Methodology (UVM)のサポート提供について発表しました。サポート提供の対象は、現在利用可能なRelease 2019b以降からとなります。FPGA/ASICの設計検証エンジニアは、HDL Verifierを使用することで、SimulinkモデルからUVMコンポーネントとテストベンチを直接生成し、Synopsys、Cadence、MentorなどのUVMをサポートするシミュレーターで使用できます。

Wilson Research Groupによる最新の研究結果によると、FPGA設計プロジェクトの48%とASIC設計プロジェクトの71%がUVMを使用して設計検証を行っていることが分かりました。通常、アルゴリズムの開発者やシステム設計者は、MATLABおよびSimulinkで新しいアルゴリズム コンテンツを開発します。続いて、設計検証（DV）エンジニアがMATLABおよびSimulinkモデルをリファレンスとして使用し、RTLテストベンチのコードを手書きしますが、このプロセスは非常に時間がかかる場合がありました。今後は、DVエンジニアはHDL Verifierを使用して、Simulinkで開発済みのシステムレベルのモデルからシーケンスやスコアボードなどのUVMコンポーネントを自動的に生成できるようになりました。この手法により、検証エンジニアは、ワイヤレス通信や組み込みビジョン、制御などに使用されるASICとFPGA設計用のテストベンチの開発にかかる時間を短縮できます。

Allegro MicroSystemsのASIC Development ManagerであるKhalid Chishti氏は次のように述べています。「Simulinkにより、量産用UVMテストベンチやテストシーケンス、スコアボードの手作業でのコーディングにかかる時間が約 50% 短縮されました。これにより画期的なイノベーションのためのアプリケーションの開発に専念できます。自動車分野向けに設計された当社のASICでは、UVMを使って製品検証を行っています。これまではこのようなデバイス用のアルゴリズムを開発するのは煩わしい作業でしたが、MATLABや Simulinkを使用することで、簡略化できます。」

MATLABやSimulinkからのUVMコンポーネントやSystemVerilogアサーション、SystemVerilog　MATLAB DPIコンポーネントの生成をはじめとした新機能によって、ASICおよびFPGAの製品検証を担当する設計検証チームに対して、HDL Verifierで拡張サポートが提供されるようになりました。これまで設計検証チームはSystemVerilogで手作業でコーディングしてHDLシミュレーターで厳密なテストベンチを開発しなければなりませんでした。今後は、既存のMATLABおよびSimulinkモデルから検証コンポーネントを直接生成し、これらのモデルを再利用することで、生産検証環境を迅速に作成できます。

MathWorksのPrincipal HDL Product Marketing ManagerであるEric Ciganは次のように述べています。「Wilson ResearchとMentor Graphicsによる 2018 年の機能検証調査によると、DVエンジニアはASICおよびFPGAプロジェクトに約 5 分の 1 の時間をテストベンチ開発に費やしています。既存のMATLABおよびSimulinkモデルからUVMおよびSystemVerilog DPIコンポーネントを生成するHDL Verifierの機能によって、DVエンジニアの生産性が向上するだけでなく、システム設計者、ハードウェア設計者、DVエンジニア間の連携も強化されます。」

HDL Verifier R2019bはすでに提供されています。詳細については、https://jp.mathworks.com/products/hdl-verifier.html?s_tid=srchtitle をご覧ください。

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