ケイデンスがTSMC N5プロセスに向けた第3世代112G-LR SerDes IPによりクラウド、ハイパースケールコンピューティングインフラの開発を加速

次世代のコンピューティング、スイッチング、ストレージ、AI/ML、5G SoC向けにDSPベースのFlex-RateマルチレートSerDes IPを提供、PPA最適化

ケイデンス・デザイン・システムズ社（米国カリフォルニア州サンノゼ市）は、5月24日 米国現地時間、TSMCのN5プロセスで、ハイパースケールコンピューティングASIC、人工知能/マシンラーニング (AI/ML) アクセラレーター、スイッチファブリックシステムオンチップ (SoC) 向け第3世代長距離伝送用112G (112G-LR) SerDes IPが使用可能になったことを発表しました。
　　　
TSMCのN5プロセスにおいて、Cadence® 112G-LR PAM4 SerDes IPを使用することにより、次世代クラウドデータセンターの高帯域幅で、信頼性の高い製品に必要となるPPA (Power, Performance, Area) 効率を実現できます。この革新的なアーキテクチャーにより第2世代のアーキテクチャーと比較して、消費電力を25%改善、エリアを40%削減、設計マージンを改善して、現在のデータセンターにおいてますます増大する高い性能と電力効率のニーズを満たします。
　　　
ケイデンスは、XSR、VSR、MR、LRインターコネクト標準に対応するさまざまなPAM4 SerDesのバリエーションを実現することにより、大規模な顧客ベースを構築してきました。ケイデンスは、ハイパースケールおよびデータセンターの大手顧客の獲得とさまざまな112G-LR SerDesデザインにおける密接な協業を通じて、第3世代製品に特化して機能を向上し、現在はキャラクタライゼーションを実行中のN5テストチップを社内に所有しています。ケイデンスは、新しい112G-LR SerDes IPを5nmのSoC開発に導入する先行顧客と密接に協業しており、次世代デザインを実現する広範なお客様に対応する準備を整えています。
　　　
112G-LR SerDesに関する詳細についてはwww.cadence.com/go/112gserdesn5をご参照ください。
　　　
ケイデンスは、強化されたアーキテクチャーにより、DSPをmultiple floating Decision Feedback Equalization (DFE) タップで拡張し、さらにロバストな性能を引き出しています。1-112Gのギャップレスのデータレートに対応し、AI/MLアクセラレーターSoCのチップ間接続に、非常に高いI/O柔軟性を提供します。さらに、ノイズ耐性の供給が10倍向上しており、Power Delivery Network (PDN) のSoC設計が大幅に容易になります。
　　　
・ケイデンス・コメント
Sanjive Agarwala (Corporate vice president and general manager of the IP Group)
「ケイデンスのTSMC N5向け次世代112G-LR SerDesソリューションは、前世代のソリューションに対して、消費電力が25%、面積が40%削減され、設計マージンも改善されています。ハイパースケールコンピューティングおよびデータセンターの大手顧客と密接に協業してきたことで、厳格な業界の要件を把握することができ、112G SerDesおよびネットワークスイッチの重要なパラメーターを改善しアーキテクチャーを強化した新デザインにつながりました。TSMC N5向け112G-LR SerDesソリューションにより、ハイパースケールデータセンター向けのハイパフォーマンス通信IP製品に関する当社のリーダーの立場はさらに強固なものとなりました。お客様はTSMCのN5プロセステクノロジーのメリットを最大に活用いただけます。」