GUCがケイデンスのデジタル設計フルフローを活用し設計品質を最適化、テープアウトまでの期間を短縮

ケイデンス・デザイン・システムズ社（本社 米国カリフォルニア州サンノゼ市）は、12月7日（米国現地時間）、Global Unichip Corporation (GUC) がモバイル、自動車、AI、ハイパースケールコンピューティングなどのアプリケーションに向けたASICデザインのテープアウトまでの時間を短縮するために、ケイデンスのデジタル設計フルフローを使用したことを発表しました。
　　　　　　
GUCは、ケイデンスのInnovus Implementation Systemのmixed-placerを活用することにより、フロアプランの設計期間を数週間から数日に短縮し、配線長を10%以上、スイッチングパワーを5%以上改善することに成功しました。
　　　　　　　　　　
GUCは、ケイデンスのデジタル設計フルフローを長年にわたって活用し、最新の5nmおよび3nmのプロセスノードに至るまで、最も困難なASICデザインをテープアウトしてきました。世界をリードするASICプロバイダーとして、これまで以上に厳しいスケジュールの中で最高のパワー、パフォーマンス、エリア（PPA）を実現することは、プロジェクト成功において不可欠です。
　　　　　　　　　　　　
ASICデザインの規模と複雑度が増すにつれ、フロアプランに含まれるマクロブロックの数が急速に増加し、GUCの従来の手作業による反復的なフロアプラン作成プロセスは、インプリメンテーション設計スケジュールのネックになっていました。Innovusのmixed placer技術を使用することで、GUCチームはスタンダードセルとマクロブロックの配置を同時に処理することが可能になり、フロアプラン設計のプロセスを自動化することで、効率化とPPA分析の高速化を実現しています。
　　　　　　
GUC社コメント
・Louis Lin氏（senior vice president）
「ASICのデザインが最新のプロセスノードに移行し、設計規模や複雑度がますます増加しています。GUCは常に最新技術への戦略的投資を行い、最適なPPAを提供することによってお客様の要求を満たし、さらに上回ることができるように務めています。ケイデンスのInnovus mixed placer技術により、生産性を大幅に向上させることができ、お客様の設計をより効率的に完成し、テープアウトまでの期間を加速させることができました。Innovusのmixed placer技術は、現在、当社のGUC量産実装フローの重要な部分を占めており、ほとんどすべての設計に使用し、多くのテープアウトを成功させています。」
　　　　　　
ケイデンスのデジタル設計フルフローは、お客様に対してデザインクロージャーへの迅速な道筋を提供し、設計予測性の向上を可能にします。デジタル設計フルフローはケイデンスのIntelligent System Design™戦略をサポートし、卓越したSoC設計を可能にします。
　　　　　　　
デジタル設計フルフローに関する詳細についてはwww.cadence.com/dffprをご参照ください。