ケイデンスがTSMC N4Pプロセス向け次世代112G拡張ロングリーチSerDes IPによりハイパースケールSoC設計を高速化

ケイデンス・デザイン・システムズ社（本社 米国カリフォルニア州サンノゼ市）は、4月24日（米国時間）、ハイパースケールASIC、人工知能/機械学習（AI/ML）アクセラレータ、スイッチファブリックシステムオンチップ（SoC）、5G無線インフラなどのアプリケーションに向けて、TSMC N4Pプロセス上で開発した112G 拡張ロングリーチ（Extended Long-Reach、以下112G-ELR) SerDes IPを発表しました。
　　　　
これにより、標準的なロングリーチ仕様を上回る性能マージンを提供し、オープンボックスプラットフォームや長尺のDAC（Direct Attach Copper）ケーブルで見られるチャネルの損失や反射に対して卓越したシステム堅牢性を実現します。
　　　　　
TSMC 5nmプロセス技術プラットフォームの性能を強化したTSMCのN4Pプロセスに向けて開発されたケイデンスの 112G-ELR SerDes PHY IPは、業界最先端のデジタル信号プロセッサ（DSP）ベースのSerDesアーキテクチャに最大尤度シーケンス検出（MLSD）と反射キャンセル技術を組み込んでいます。
SerDes PHY IPは、IEEEおよびOIFのロングリーチ（LR）規格に準拠しながら、ELRアプリケーションに向けて余裕のある性能マージンを提供します。電力、性能、面積が最適化されており、高ポート密度アプリケーションを含むさまざまなユーザー用途に対して最適なソリューションを提供します。
本IPはELRとLRチャンネルに加え、異なるチャンネルでの柔軟な省電力機能を持つMR（Medium Reach）とVSR（Very Short Reach）アプリケーションもサポートしています。1G～112Gのデータレートに対応しており、NRZおよびPAM4信号により、バックプレーン、DAC（Direct Attached Cable）、チップ間、チップとモジュールのチャネルにおいて信頼性の高い高速データ転送を実現します。
　　　　　
TSMC社コメント
Dan Kochpatcharin氏（head of the Design Infrastructure Management Division）
「ケイデンスの最新の112G-ELR IPをTSMCのN4Pプロセスに搭載することで、シリコンにおける大幅な性能向上を実現し、ケイデンスの主要IPソリューションとTSMCの先進プロセス技術による継続的な技術進歩により、お客様が設計上の課題に取り組むことを支援します。ケイデンス社との協業により、ハイパースケール、AI/ML、5Gインフラなどに向けた新技術の開発を推進します。」
　　　　　
ケイデンス・コメント
Sanjive Agarwala（corporate vice president and general manager of the IP Group）
「TSMC N4P上で開発した次世代112G-ELR SerDesソリューションは、お客様のアプリケーションに卓越したパフォーマンスマージンとロバストなシステムを提供します。ハイパースケールやデータセンターの主要顧客との緊密な連携により、業界の厳しい要件に対する洞察が得られ、その結果、112G SerDesのすべての主要パラメータを改善するアーキテクチャが完成しました。TSMCのN4Pプロセスに向けた当社の112G-ELR SerDesソリューションは、ハイパースケールデータセンター向けの高性能なコネクティビティIPの提供における当社のリーダーとしての地位をさらに強固なものにし、お客様はTSMC N4Pプロセス技術に関連するメリットを享受することができます。」
　　　　　
ケイデンスは、112G-ELR on TSMC N4Pのテストチップシリコンの開発を完了し、最適な性能を実証しています。TSMCのN4Pプロセスに向けたケイデンスの 112G-ELR SerDesソリューションは、既に広範な顧客に向けて提供されています。ケイデンスは、さまざまなバリエーションを可能にすることで、PAM4 SerDesの多くの顧客ベースを構築してきました。TSMCのN4Pプロセス向け112G-ELR SerDes PHY IPは、ケイデンスの広範なIPポートフォリオの一部であり、先進プロセスノード上で開発されるSoCの卓越した設計を可能にするケイデンスのIntelligent System Design™ 戦略をサポートします。
　　　　　
112G-ELR SerDes設計IPの詳細
http://www.cadence.com/go/112gelr