ケイデンスのデジタルおよびカスタム/アナログ設計フローがTSMCの最新N3EおよびN2プロセステクノロジで認証を取得

ケイデンス・デザイン・システムズ社（本社 米国カリフォルニア州サンノゼ市、以下ケイデンス）は、4月26日（米国時間）、ケイデンスのデジタルおよびカスタム/アナログ設計フローが、TSMCの先端N3EおよびN2プロセスノードに向けたDesign Rule Manual (DRM) のサポートに関して認証を取得したことを発表しました。
　　　　　
また、これらのプロセスノード上で開発されるモバイル、AI、ハイパースケールコンピューティングICの設計革新に向けてN3EおよびN2プロセスデザインキット (PDKs) を提供しました。最新プロセスノードおよび認証を取得したケイデンスのフローを使用した様々な設計プロジェクトが活発化しており、PPA (Power, Performance and Area) 目標の達成、アナログマイグレーションの簡素化、開発期間の短縮を実現しています。
　　　　　
N3EおよびN2デジタル設計フルフローの認証
TSMCとの協業の下で開発されたTSMCのN3EおよびN2ノード向けケイデンスのRTL-to-GDSフローには、Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Tempus™ Timing Signoff Solution and ECO Option、Pegasus™ Verification System、Liberate™ Characterization Portfolio、Voltus™ IC Power Integrity Solution、Voltus-Fi Custom Power Integrity Solutionが含まれます。
また、iSpatial予測テクノロジを備えたGenus™ Synthesis Solutionも、最新N3EおよびN2テクノロジで利用可能になりました。
　　　　　
ケイデンスのデジタル設計フローおよびサインオフフローは、RTL論理合成からサインオフECOまでの工程で、ハイブリッドセル列のネイティブ最適化機能、セルピン整列と接続対応などN3Eプロセス上でのPPA最適化に向けた新しい設計機能をサポートしています。本ソリューションにより、TSMCの最新プロセステクノロジのN3EおよびN2に関するメリットを即時に導入することが可能です。
　　　　　　
N3EおよびN2カスタム/アナログフローの認証
Virtuoso Schematic Editor, Virtuoso ADE Suite, Virtuoso Layout Suiteを包含する最新のソリューションCadence Virtuoso® Studio, およびSpectre X Simulator, Spectre Accelerated Parallel Simulator (APS), Spectre eXtensive Partitioning Simulator (XPS), Spectre RF Optionを含むSpectre® Simulation Platformは、コーナーシミュレーション、統計解析、デザインセンタリング、回路最適化に向けて最適化されています。
さらに、最大で数千シミュレーションポイントのシミュレーションを最新のコンピュートファームやパブリッククラウド、プライベートクラウドで並列実行することにより、最新のVirtuoso ADE Suiteアーキテクチャーがユーザーのデザインを最適化します。
　　　　　
Virtuoso Layout Suiteには以下の革新的技術が含まれており、パフォーマンスとスケーラビリティを向上し、ICレイアウト作業をさらに効率化します。
　　　　
・グリッドベース構造のデバイス配置メソドロジおよび配置・配線、フィルおよびダミー挿入をサポートするインタラクティブな支援機能
・先端プロセスノードの課題に対処できるように開発された新しいデバイスレベルの自動配線
・最新のTSMCの先端プロセスノード間でカスタムデザインおよびレイアウトを移行するアナログマイグレーションおよびレイアウト再利用機能の強化
・統合された寄生抽出およびEM-IR解析機能
・Pegasus Verification Solutionを使用したサインオフ品質の統合された物理検証機能、等
　　　　　
TSMC社コメント
Dan Kochpatcharin氏（head of Design Infrastructure Management Division）
「TSMCの最先端N3EおよびN2プロセスで認証を取得した設計ツールにアクセスしていただくことは大変重要であり、それによってお客様は我々の最新テクノロジを使用して電力および性能を劇的に改善することが可能になります。ケイデンスとの協業を続けることにより、次世代シリコン革新を実製品に活かすために毎日取り組んでいらっしゃるお客様に対して、価値を提供するための新しい方法を常に模索しています。」
　　　　　
ケイデンス・コメント
Dr. Chin-Chi Teng（senior vice president and general manager, Digital & Signoff Group）
「ケイデンスとTSMCは、電子設計の未来を形作り、エンジニアがPPAと生産性目標の達成を可能にする技術の発展に尽力しています。半導体への需要が高まり続けており、技術革新のペースもそれに追随していかなければなりません。お客様はケイデンスのデジタルおよびカスタム/アナログ設計フローをTSMCのN3EおよびN2プロセステクノロジとともに使用することで、設計を成功させることができると確信しています。」
　　　　　　
ケイデンスのデジタルおよびカスタム/アナログ設計フローは、Cadence Intelligent System Design™戦略を支えるものであり、卓越した完成度の高いSoC設計を可能にします。

ケイデンスの先端ノードソリューション詳細
http://www.cadence.com/go/advndn3en2